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A Study on the Electrical Characterization of Top-down Fabricated Si Nanowire ISFET

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Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet
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  한국정밀공학회지   제  30 권  1 호  pp. 128-133 Journal of the Korean Society for Precision Engineering Vol. 30, No. 1, pp. 128-133   January 2013 / 128http://dx.doi.org/10.7736/KSPE.2013.30.1.128 Top-down 으로   제작한실리콘나노와이어 ISFET  의   전기적특성󰀠   A Study on the Electrical Characterization of Top-down Fabricated Si Nanowire ISFET   만 1 , 조영학 1,2,  , 이준형 1,2 , 노지형 3 , 이대 3 Sungman Kim 1 , Younghak Cho 1,2,  , Junhyung Lee 1,2 , Jihyoung Rho 3 , and Daesung Lee 3 1 서울테크노파크   차세대융합기술연구소  (R&D Institute of Advanced Convergence Technology, Seoul Technopark)2 서울과학기술대학교   기계시스템디자인공학과  (Dept. of Mechanical System Design Engineering, Seoul National Univ. of Science & Technology)3 전자부품연구원   차세대융합센서   연구센터  (Next Generation Convergence Sensor Research Center, Korea Electronics Technology Institute)   Corresponding author: yhcho@seoultech.ac.kr, Tel: +82-2-970-6361 Manuscript received: 2012.6.19 / Accepted: 2012.10.4  Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical  properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors. Key Words: Si Nanowire ( 실리콘   나노선 ), ISFET ( 이온선택성   전계효과   트랜지스터 ), Top-down Method ( 하향식   방법 ), MEMS Fabrication ( 멤스   공정 ), Electrical Characterization ( 전기적   특성 ) 1. 지난  10  년동안   큰   종횡비  (aspect ratio) 를   갖는  1  차원   구조의   실리콘   나노와이어가   가지는   우수한   전기적 , 광학적 , 물리적   특성   때문에   이를   여러   분야에   적용하기   위한   연구가   활발히   진행되어   왔다 . 1-6   더욱이   실리콘   나노와이어는   다른   물질로   이루어진   나노   구조체에   비해   기존의   반도체공정을   그대로   사용할   수   있다는   장점을   가지고   있으며 , 이외에도  p-type 혹은  n-type  의  in-situ 도핑을   통해   전기전도성을   쉽게   조절할   수   있으며 , 무엇보다   현재   실리콘   반도체   기술로   소자를   대량생산할   수   있다는   장점이   있다 . 따라서   많은   연구팀들이   실리콘   나노와이어를   센서에   활용하고자   하였고 , 그   중   미국   하버드   대학교의  C. M. Lieber 그룹에서는   항원 - 항체   반응과   비슷한   특정   마커에만   반응하는   고성능   실리콘   나노와이어   센서를   발표하였다 . 7   실리콘   나노와이어   트랜지스터  (Si-NW FET) 는   높은   전류   전달능력 , 낮은   드레인   누설전류 , 스케일링 , short channel effect immunity 우수성으로   인해   차세대   소자로   주목   받고   있으며 , 또한   다중게이트   구조의  FET 는  planar 소자에   비해  equivalent oxide thickness (EOT) 의   스케일링   부담을   덜   갖게    한국정밀공학회지   제  30 권  1 호  pp. 128-133 January 2013 / 129 된다고   알려져   있다 . 8   실리콘   나노와이어를   제작하는   여러   방법   중에서도  top-down 방법으로   제작한   나노와이어   어레이는   나노와이어   개개의   규격과   성능을   신뢰할   수   있으며 , 재현성   있는   나노와이어의   제작이   가능하고   나노와이어의   규격을   직접적으로   제어할   수   있다는   뛰어난   장점이   있는   반면 , E-beam lithography, 또는  Focused Ion Beam (FIB) milling 과   같은   나노리소그라피 (nanolithography) 방법을   이용해야   하는   단점이   있다 . 본   연구에서는   이와   같은   나노리소그라피   방법을   이용하지   않고   기존의  MEMS 공정만을   이용하여   실리콘   나노와이어   어레이를   제작하였으며 , 제작된   나노와이어의   전기적   특성을   측정해   이온선택성   전계효과   트랜지스터  (Ion-Selective Field Effect Transistor; ISFET) 로   적용하기   위한   가능성을   모색하였다 . 2. 장치󰀠구성󰀠및󰀠방법   본   연구에서는   이전   연구 9 에서   제안된 KOH 이방성   에칭과   기본적인  MEMS 공정을   이용하여   실리콘   나노와이어   어레이를   제작하였다 . 상부   실리콘   층 / 하부   실리콘   산화막   층   두께가   각각  2 µm/2 µm 인  SOI (Silicon On Insulator) 웨이퍼를   사용하였으며 , SOI 웨이퍼의   표면에  LPCVD (Low Pressure Chemical Vapor Deposition) 을   이용하여   약  1,000 Å   두께의   질화   실리콘 (Si 3  N 4 ) 박막을   증착하여   패터닝   공정후에  KOH 에칭   공정을   위한   마스크로   사용하였다 . KOH 용액의   농도는  30%, 온도는  50 ℃로 , 이   때의   에칭   속도는   약  0.2 µm/min  로   확인되었다 . 나노와이어   선폭을   약  150 nm  까지   에칭한   후 , 건식  RIE (Reactive Ion Etching) 공정으로   실리콘   질화막을   제거하였으며  BOE (Buffered Oxide Etch) 용액으로   하부의   실리콘   산화막   희생층을   제거함으로써   현수형   실리콘   나노와이어를   제작하였다 . (Fig. 1) 제작된   실리콘   나노와이어   표면에  ion implantation  을   이용하여   보론   이온 (B 3+   이온 ) 을   삽입 , 전기저항을   컨트롤하였다 . 공정   후의   면저항은  1×10 4 Ω·cm 2 로   확인되었다 . 전기적   특성을   분석하기   위해  SU-8  을   패터닝하여   전극   부분과   나노와이어   부분을   제외한   나머지   부분을   전기적으로   격리하여   나노와이어   부분과   전극부분에서만   전기신호가   수집되게   함으로써   데이터의   신뢰도를   확보하였다 . (Fig. 2) Fig. 1 Schematic diagram of overall fabrication process of nanowire arrays Fig. 2 Open channel covered with SU-8 Fig. 3 Schematic diagram of packaging of nanowire specimen for ISFET test 완성된   나노와이어   어레이   시편은   소자   크기에   맞추어   절삭하고 , 용액   중에서   측정이   가능하도록  PDMS  를   이용 , reservoir  를   제작   후   나노와이어   시편에   부착하였다 . 또한 , 안정적이고   재현성   있는   데이터   수집을   위해   나노와이어   양   끝단의   전극패드   부분을  PCB (Printed Circuit Board) 에   본딩   처리하였다 . 전체   패키징   공정의   개요와   완성된   나노와이어   어레이   시편을  Fig. 3  에   나타내었다 .  한국정밀공학회지   제  30 권  1 호  pp. 128-133 January 2013 / 130 3. 결과󰀠및󰀠고찰  3.1 제작된󰀠나노와이어의󰀠규격󰀠확인   제작된   나노와이어   시편의   전자현미경   분석결과를  Fig. 4  에   나타내었다 . 나노와이어의   크기는   선폭  0.14 µm, 길이  175 µm, 높이  2 µm 로써   약  1 : 15 의   세장비 (aspect ratio) 를   갖는   것으로   확인되었으며 , 나노와이어   구조물이   하부   기판과  2 µm  의   간격을   두고   현수되어   있는   것을   확인할   수   있었다 . 본   연구에서는   나노와이어를   바닥면으로부터   현수함으로써   주변   환경으로부터의   노이즈를   감소시켜   공간분해능을   향상시키고자   하였으며 , 또한   나노와이어  ISFET  의   특성인   표면전하의   전계효과에   의한   민감도를   향상시키기   위해   부피   대비   표면적   비율이   높은   현수형   와이어를   제작하였다 . Fig. 4 FE-SEM images of fabricated Si nanowire arrays (width = 140 nm, length = 175 µm, height = 2 µm, suspended height = 2 µm) 3.2 나노와이어  I-V 특성󰀠비교   제작한   나노와이어   어레이의   반도체  FET 특성을   확인하기   위해  I-V parameter  를   측정하였다 . 계측기는  Semiconductor Parameter Analyzer  를   사용하였고 , 프 로 브   스 테 이 션 (probe station) 에서   소스   전극과   드레인   전극을   프 로 빙 하여   계측기에   연결하고   금 속   전극을  PDMS reservoir  에   삽입하여   수용액   상에   게이트   전극을   연결하였다 . 나노와이어  ISFET  은   플 라스 틱   패키징이   되지   않기   때문에   빛 에도   반응하 므 로   실 험   시   빛 을   차단하고   특성을   측정하였다 . 수용액은  Buffer solution (pH 7( 󰂱 0.02) at 25 ℃ ) 으로   표 준   완 충   용액  (SAMCHUN PURE CHEMICAL CO.) 을   사용하였다 . Fig. 5 I d -V ds  characteristic for the fabricated NW-FET (wire width = 10 µm) 제작한  NW-FET 시편의   선폭에   따른   전기적   특성을   비교하여   그   결과를  Fig. 5~7 에   나타내었다 . Fig. 5 는   선폭  10 µm 인   와이어  ISFET 의  I d -V ds   특성을   나타 낸 다 . V ds 가   증가함에   따라  I d   전류가   증가하였고 , V g   전 압 이  0 V  에서도   도통이   되어   있는   것으로   확인되었다 . V g 가  (-) 로   증가함에   따라  I d 가   증가하는   것으로   보 아   전형적인  FET 특성   그 래프 를   얻 지는   못했 지만   채널 이   형성된   상 태 에서  V g 에   의해   채널 이  modulation 되는  PMOS (P-channel metal oxide semiconductor) 의   특성을   보였다 . (Fig. 5(b)) 선폭  5 µm  인   와이어  ISFET  의  I d -V ds   특성을  Fig. 6  에   나타내었다 . 결과로부터  V g   전 압 에   의한  I d   전류의   제어가   매 우   작게   측정된   것을   알   수   있다 . V ds 에   의한  I d   전류도  Fig. 6(a) 와  (b) 에서   현격한   차이를   보였다 . Fig. 6(a) 는   문 턱 전 압 을   갖는   다이 오 드   특성을   나타 낸 다 . Fig. 7 은   선폭  0.15 µm 인   나노와이어  ISFET 의  I d -V ds   특성을   보여 준 다 . 이   결과로부터  gate 전 압 이   증가함에   따라   문 턱 전 압 이   증가하며 , 전류가   나노와이어를   따라   균 일하게   흐르 는   전형적인  FET 특성을   보이는   것을   알   수   있다 . 나노와이어의   채널    한국정밀공학회지   제  30 권  1 호  pp. 128-133 January 2013 / 131  Fig. 6 I d -V ds  characteristic for the fabricated NW-FET (wire width = 5 µm) Fig. 7 I d -V ds  characteristic for the fabricated NW-FET (wire width = 0.15 µm) 폭이  1 µm 이내로   형성되기   때문에   게이트의   전 압 의   효과가   충 분히   채널   전체에   영 향을   주기   때문인   것으로   파악 된다 . 다만   소스와   드레인을   연결하고  Ag/AgCl  표 준 전극을   이용하여   수용액에   전 압 을   인가한   결과 , 누설전류가   수  µA 영역 대의   다소   높은   값 을   갖는   것으로   확인되었는데 , FET 작동시의   누설전류는   약  5nA 보다   작 아 야   하 므 로   실 험 의   경향성   확보와   보다   안정적인   데이터   수집을   위해   차후   연구에는   전극패드   부분에  Au 등 의   금 속으로   배 선처리하여   실 험 할   예 정이며   전기적   접 촉 상 태 의   향상을   위해   디 바이스와   프 로 브 의   연결을   보완하여   실 험 할   예 정이다 . Fig. 5~7 의   결과로부터   마이크로와이어 (Fig. 5, 6) 와   나노와이어 (Fig. 7) 의   전기적   특성을   비교할   수   있다 . 와이어의   선폭에   따른   전기적   특성   차이는   실리콘   와이어의   선폭이   감소 됨 에   따라   부피   대비   표면적이   증가하고 , 이로   인해   와이어   표면에서   발생하는   표면전하의   전계효과가   증가되어  FET 특성을   보이기   시작한   것으로   해석할   수   있다 . 또한 , Fig. 5~7 에서   측정된   데이터   중에서  0 V 에서의   전류   신호가   다 르 게   나타난   것은  -5~0 V 측정   데이터와  0~15 V 측정한   데이터가   각각   다른   장비로   측정을   하여   각각의   장비   특성에   의해   약간의   오 차가   발생한   것으로   보인다 . Fig. 8 I ds -V ds  curves for the fabricated NW-FET (wire width = 0.15 µm) Fig. 8 은   선폭  1 µm 이하   소자의  I d  - V d  curve 를   측정한   결과이다 . 바이어스   조건은 , SRC = GND, DRN = GND ~ -5 V sweep, GATE = GND ~ -5 V sweep 이다 . 선폭  1 µm 이하의   나노와이어  ISFET  은   기본적으로  short channel  의  PMOS 특성을   나타내었다 . 또한 , Channel length modulation 효과가   크게   나  한국정밀공학회지   제  30 권  1 호  pp. 128-133 January 2013 / 132 타나며 , |V GS | 가   작고  |V DS | 가   클   경우  short channel effect  로   설 명 할   수   있는   현상도   측정되었다 . 이   소자의   대부분의   동작은   일반적인  MOS 모 델 을   이용하여   설 명 할   수   있었다 . 그러나  Fig. 8  의   붉 은색   원으로   표시한   부분과   같이 , |V DS | 가   작을   때 , |V GS | 가   커질수록   정상   전류의   반대   방향  (+ 부호 ) 의   전류가   측정 됨 을   알   수   있다 . 이는  Gate-Induced-Drain-Leakage (GIDL) 의   효과와   반대   방향이어서   일반적인  MOS 소자   모 델 로는   설 명 할   수   없 으나 , Fig. 9 의   모 델 을   이용하면   설 명 이   가능하다 . Fig. 9 Conceptual model of the ISFET when |V DS | is small and |V GS | is large 먼 저   나노와이어  ISFET  의   게이트와   드레인   사이에   수 십  MΩ 수 준 의   아 주   약한   브 리지가   존재할   경우를   가정한다 . V S  = 0 V, V d  = 0 V, V g  = -5 V 를   가정할   경우 , 브 리지를   가정하면   드레인에서   게이트로   브 리지   저항   패스를   통하여   전류가   빠 져   나가게   된다 . 그러나   소스와   드레인   사이는   전 압 차가   존재하지   않으 므 로   소스 - 드레인   사이의   전류는   흐르 지   않게   된다 . 이후 , Fig. 10 에서   보이는   바와   같이 V d 가   음 의   방향으로   증가하여 , |V DS | 가   증가할   경우   드레인과   소스   사이의   전 압 차이로   인하여   소스에서   드레인으로   전류가   흐르 게   되며 , 일반적인  PMOS  와   유 사한   거동을   보이게   된다 . VD: -5VVG: -5VVS: 0V  Fig. 10 Current flow (red arrow) with increasing |V DS | 4. 본   연구에서는  KOH 이방성   에칭과   기본적인  MEMS 공정을   이용하여  SOI 웨이퍼로부터   실리콘   나노와이어  ISFET  를   제작하였다 . 즉 , 기존의  MEMS 공정을   이용한  top-down 방법으로   제작함으로써  bottom-up 방법에   비해   나노와이어의   규격   및   성능을   신뢰할   수   있을   뿐   아니 라 , 재현성   있게   나노와이어를   제작할   수   있었다 . 그러나 , 웨이퍼   레 벨 의   대면적에서   제작   시   각각의   나노와이어에   대해  uniformity  의   차이가   발생하였으며 , 이를   보상하는   방법에   대해서는   연구를   진행   중에   있다 . 또한 , 나노리소그라피를   이용하지   않고도   나노와이어를   제작할   수   있는 , 경제성을   갖 춘   제작   방법을   제안하였다 . 이와   같이   제작된   나노와이어  ISFET  을   용액   중에서   작동할   수   있도록   하기   위해  PDMS reservoir 를   제작하고 , PCB 본딩을   통해   전기적   측정이   가능하도록   하였다 . 완성된   시편을   이용하여   전기적   특성을   테 스트한   결과 , 선폭   약  150 nm 의   나노와이어에서는   기본적인  FET  특성을   나타내는   것으로   확인되었다 . 다만   누설전류가   수  µA 영역 대의   다소   높은   값 을   갖는   것으로   확인되었는데 , 실 험 의   경향성   확보와   보다   안정적인   데이터   수집을   위해   전극패드   부분에  Au 등 의   금 속으로   배 선처리한   후   전기적   특성에   관 한   연구를   계속   진행할   예 정이며 , 현수되지   않은   나노와이어를   제작하여   결과를   비교함으로써   용액을   통한   누설의   가능성도   확인할   예 정이다 .
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